楊家驤

Yang, Chia-Hsiang・電機學院・電子研究所、電子工程學系電子研究所

碩士平均畢業時長

2.44 年

中位數 2.46 年・15 人

博士平均畢業時長

3.30 年

中位數 3.30 年・1 人

收錄論文

16 篇

103–106 學年度

全校中位數（供對照）

碩士 2.10・博士 6.11 年

畢業時長趨勢

每學年度畢業人數

只計入有論文收錄的畢業生；中途休學或更換指導教授的學生不會出現在這裡。

研究關鍵字

Reconfigurable ArchitectureCORDIC穿隧式電晶體絕熱邏輯adiabatic logic多重輸入多重輸出幾何平均值分解Multiple-input multiple-output (MIMO)geometric mean decomposition (GMD)毫米波波束選擇最大體積演算法mm-Wavebeam selectionmaximum volume語音增強卷積神經網路快速傅立葉轉換可重構架構座標旋轉數字計算Speech EnhancementConvolutional Neural NetworksFast Fourier Transform支持向量機閉迴路系統主動學習癲癇偵測support vector machineclosed-loop systemactive learningepileptic seizure detection廣義幾何平均分解處理器幾何平均分解處理器多輸入多輸出GGMDGMDMIMO磊晶穿隧層穿隧電晶體穿隧電晶體與金氧半場效電晶體異質設計非同步電路可程式邏輯陣列TFETepitaxial tunnel layer TFETheterogeneous TFET-MOSFET structureasynchronous FPGA巨量天線訊息傳遞極化碼Massive MIMOMessage-PassingPolar Code

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指導論文

學年度	論文	學制	入學	提交日期	畢業時長
106	適用於毫米波系統支援多重使用者與多重天線之可延展式波束選擇處理器架構設計 A Scalable DSP Architecture for Beam Selection in mm-Wave MU-MIMO Systems 電子研究所毫米波、波束選擇、最大體積演算法、mm-Wave、beam selection、maximum volume	碩士	104	2018-01-20	2.47 年
106	適用於語音增強且具可重構卷積神經網路與快速傅立葉轉換加速器之語音數位訊號處理器 An acoustic DSP processor with reconfigurable CNN/FFT accelerators for speech enhancement 電子研究所語音增強、卷積神經網路、快速傅立葉轉換、可重構架構、座標旋轉數字計算、Speech Enhancement、Convolutional Neural Networks、Fast Fourier Transform、Reconfigurable Architecture、CORDIC	碩士	104	2018-01-20	2.47 年
105	應用於閉迴路神經調節系統具主動學習功能之機器學習處理器設計與實現 A Machine-Learning Processor with On-Chip Active Learning for Closed-Loop Neuromodulation Systems 電子研究所支持向量機、閉迴路系統、主動學習、癲癇偵測、support vector machine、closed-loop system、active learning、epileptic seizure detection	碩士	104	2017-07-24	1.98 年
105	適用於多重天線系統之廣義幾何平均分解處理器 A Flexible GGMD Processor for MIMO Communication Systems 電子研究所廣義幾何平均分解處理器、幾何平均分解處理器、多輸入多輸出、GGMD、GMD、MIMO	碩士	103	2017-01-11	2.45 年
105	穿隧式電晶體與金氧半場效電晶體異質結構之非同步可程式邏輯陣列設計 Design Methodology for Heterogeneous TFET-MOSFET Structure Based Asynchronous FPGA 電子研究所穿隧式電晶體、磊晶穿隧層穿隧電晶體、穿隧電晶體與金氧半場效電晶體異質設計、非同步電路可程式邏輯陣列、TFET、epitaxial tunnel layer TFET、heterogeneous TFET-MOSFET structure、asynchronous FPGA	碩士	103	2016-12-29	2.41 年
105	適用於巨量天線系統之整合訊息傳遞偵測與極化碼解碼接收機 An Integrated Message-Passing Detector and Decoder for Polar-Coded Massive MIMO Systems 電子研究所巨量天線、訊息傳遞、極化碼、Massive MIMO、Message-Passing、Polar Code	碩士	103	2016-12-29	2.41 年
104	應用於超低功耗生醫植入式裝置之可回收能量邏輯及無線功率傳輸系統整合 Integration of Energy-Recycling Logic and Wireless Power Transfer for Ultralow-Power Biomedical Implants 電子工程學系電子研究所植入式生醫裝置、無線傳輸系統、低功率系統、絕熱邏輯、能量回收電路、Implantable-biomedical devices、wireless power transfer、low-power system、adiabatic logic、energy recovery circuit	碩士	102	2016-03-14	2.62 年
104	應用於次世代定序之高速資料處理器設計與實現 Design and Implementation of a High-Speed Data Processor for Next-Generation Sequencing 電子工程學系電子研究所次世代定序、快速排序演算法、字串搜尋、基因定序、桶排序、Next-generation sequencing、fast serial sorting algorithm、string matching、DNA sequencing、Bucket sorting	碩士	102	2016-01-27	2.49 年
104	應用於人工耳蝸具頻譜變化加強之語音訊號處理器設計與實現 Design and Implementation of Acoustic Signal Processor with Spectral Change Enhancement for Cochlear Implants 生醫工程研究所人工耳蝸、語音訊號處理器、頻譜變化增強、cochlear implant、acoustic signal processor、spectral change enhancement	碩士	102	2016-01-24	2.48 年
104	具穿隧式電晶體與金氧半場效電晶體異質結構之超低能耗數位邏輯與非同步電路設計 Design of Digital Logic and Asynchronous Datapath with Heterogeneous TFET-MOSFET Structure for Ultralow-Energy Electronics 電子工程學系電子研究所穿隧式電晶體、磊晶穿隧層、次臨界擺幅、非同步電路、Tunnel FET、Epitaxial Tunnel Layer、Subthreshold Swing、Asynchronous Circuit	碩士	102	2016-01-18	2.46 年
103	標準元件數位流程相容之能量回收電路設計與實作 Design and Implementation of a Standard-Cell Design Flow Compatible Energy Recycling Logic 電子工程學系電子研究所能量回收、最小功率消耗、數位訊號處理器架構、絕熱邏輯、互補金屬氧化物半導體積體電路、Energy recycling、Power minimization、DSP architecture、Adiabatic logic、CMOS integrated circuits	碩士	101	2015-07-13	2.95 年
103	應用於骨導式人工耳蝸之低功耗聲音訊號處理器設計與實作 Design and Implementation of a Low-Power Acoustic Signal Processor for Bone-Guided Cochlear Prosthesis 電子工程學系電子研究所低功耗聲音訊號處理器、A low-power acoustic signal processor	碩士	101	2015-02-05	2.51 年
103	一個超低電壓抗錯有限脈衝濾波器 An Ultra-Low Voltage Error-Resilient FIR Filter 電子工程學系電子研究所錯誤偵測與修復、極低電壓、史密特觸發邏輯、Error detection and correction、Ultra-low voltage、Schmitt-trigger logic	碩士	101	2014-11-23	2.31 年
103	適用於多天線系統之幾何平均值分解處理器 A Flexible Geometric Mean Decomposition Processor for MIMO Communication Systems 電子工程學系電子研究所多重輸入多重輸出、預編碼、幾何平均值分解、可調式架構、座標旋轉數位計算方法、Multiple-input multiple-output (MIMO)、precoding、geometric mean decomposition (GMD)、reconfigurable architecture、CORDIC	碩士	101	2014-11-23	2.31 年
103	一個具平行化演算法之廣義上三角分解處理器 A systolic array based GTD processor with a parallel algorithm 電子工程學系電子研究所多重輸入多重輸出、廣義上三角分解、幾何平均值分解、可變性的架構、multiple-input multiple-output (MIMO)、generalized triangular decomposition (GTD)、geometric mean decomposition (GMD)、reconfigurable architecture	碩士	101	2014-11-20	2.30 年
103	60 GHz頻帶室內無線數位基頻接收機及具時序錯誤容忍功能電路之設計 Design for Indoor Wireless Digital Baseband Receiver at 60 GHz Band and Timing-Error Resilient Circuit 電子工程學系電子研究所・共同指導：周世傑同步、通道等化、基頻接收器、60 GHz、802.15.3c、802.11ad、synchronization、equalization、baseband	博士	100	2014-11-19	3.30 年