李毅郎

Li, Yih-Lang・資訊學院・資訊科學與工程研究所、數據科學與工程研究所

碩士平均畢業時長

2.29 年

中位數 2.21 年・42 人

在職專班平均畢業時長

3.88 年

中位數 3.88 年・1 人

博士平均畢業時長

6.21 年

中位數 6.09 年・6 人

收錄論文

75 篇

100–115 學年度

全校中位數（供對照）

碩士 2.10・在職專班 2.08・博士 6.11 年

畢業時長趨勢

每學年度畢業人數

只計入有論文收錄的畢業生；中途休學或更換指導教授的學生不會出現在這裡。

研究關鍵字

細部繞線detailed routingphysical design電子設計自動化強化學習global routing繞線routingreinforcement learningelectronic design automation實體設計實體設計自動化standard cell synthesis全域繞線圖神經網路graph neural network標準元件合成deep reinforcement learningescape routingpin accessibilityVLSISteiner Tree標準元件Standard Cell時序近端策略最佳化rip-up and rerouteproximal policy optimization深度強化學習substrate routingphysical design automation印刷電路板PCB routing深度學習超大型積體電路設計VLSI design繞線方法機器學習Machine learningEDA可製造性設計detail routingglobal placementtrack assignment覆晶封裝載板繞線逃脫繞線凸塊陣列complementary field-effect-transistor超大型積體電路

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指導論文

學年度	論文	學制	入學	提交日期	畢業時長
115	障礙迴避直角史坦納最小樹生成中拆線重繞最佳化之旗標驅動強化學習 Flag-Driven Reinforcement Learning for Optimizing Rip-Up and Reroute in Obstacle-Avoiding Rectilinear Steiner Minimum Tree Generation 資訊科學與工程研究所障礙迴避直角史坦納最小樹、障礙迴避偏好方向史坦納樹、拆線重繞、強化學習、近端策略最佳化、圖神經網路、超大型積體電路繞線、obstacle-avoiding rectilinear Steiner minimum tree、obstacle-avoiding preferred-direction Steiner tree、rip-up and reroute、reinforcement learning、proximal policy optimization、graph neural network、VLSI routing	碩士	113	2026-09-01	2.08 年
115	異質圖神經網路深度強化學習進行考量導線長度的軌道指派問題 Wirelength-Aware Track Assignment via Deep Reinforcement Learning with Heterogeneous Graph Neural Network 資訊科學與工程研究所軌道指派、細部繞線、深度強化學習、圖神經網路、近端策略最佳化、導線長度最佳化、track assignment、detailed routing、deep reinforcement learning、graph neural network、proximal policy optimization、wirelength optimization	碩士	113	2026-09-01	2.08 年
114	預先指派訊號之高密度覆晶封裝載板繞線 Substrate Routing with Pre-Assignment Constraints for High-Density Flip-Chip Packages 數據科學與工程研究所覆晶封裝、載板繞線、預指定繞線、逃脫繞線、凸塊陣列、電子設計自動化、flip-chip packaging、substrate routing、pre-assignment routing、escape routing、bump array、electronic design automation	碩士	112	2026-12-19	3.38 年
114	一種新型態的細部繞線器 A New Multi-Layer Detailed Router 資訊科學與工程研究所細部繞線、實體設計自動化、detailed routing、physical design automation	碩士	112	2026-09-03	3.09 年
114	面向圖神經網路策略模型之強化學習訓練加速 Accelerating Reinforcement Learning Training for Graph Neural Network–Based Policies 資訊科學與工程研究所強化學習、近端策略最佳化、圖神經網路、平行環境、CPU–GPU 同步、GPU-resident rollout buffer、模型編譯、reinforcement learning、proximal policy optimization、graph neural network、parallel environments、model compilation	碩士	113	2026-07-26	1.98 年
114	最佳化針腳可接性研究：從標準元件到模組設計的跨層級優化方法 Optimizing Pin Access: A Cross-Level Approach from Standard Cell to Block Design 資訊科學與工程研究所背面訊號繞線、接腳可達性、互補式場效電晶體、標準元件合成、backside signal routing、pin accessibility、complementary field-effect-transistor、standard cell synthesis	逕讀博士	109	2026-07-24	5.98 年
114	基於異質圖神經網路的軌道指派問題強化學習模型 A Reinforcement Learning Model Using Heterogeneous Graph Neural Network for Track Assignment 資訊科學與工程研究所超大型積體電路、全域繞線、細部繞線、軌道指派問題、深度強化學習、異質圖神經網路、VLSI、global routing、detailed routing、track assignment、deep reinforcement learning、heterogeneous graph neural network	碩士	112	2025-11-11	2.28 年
114	考慮先進製程設計規則的細部繞線演算法 Detailed routing considering Design Rules of Advanced Technology Nodes 資訊科學與工程研究所細部繞線、設計規則違反、演算法、Detailed routing、Design Rule Violation、Algorithm	碩士	112	2025-09-04	2.09 年
114	用於增強基於窗口的拔除與重繞於晶片細部繞線的強化學習導向核心單元選擇 Reinforcement Learning-Driven Kernel Unit Selection for Enhanced Window-Based Rip-up and Reroute in Chip Detailed Routing 數據科學與工程研究所實體設計自動化、細部繞線、拔除與重繞、強化學習、多代理、physical design、detailed routing、rip-up and reroute、deep reinforcement learning、multi-agent	碩士	111	2025-09-04	3.09 年
114	先進製程下設計規則違規之輕量化CNN預測方法 A Lightweight CNN Approach for Predicting Design Rule Violations on Advanced Process Nodes 數據科學與工程研究所卷積神經網路、設計規則違規、特徵工程、稀疏數據、電子設計自動化、Convolutional Neural Network、Design Rule Violation、Feature Engineering、Sparse Data、Electronic Design Automation	碩士	112	2025-08-25	2.07 年
113	整合式熱感知分層與擺放最佳化於三維積體電路之設計與分析 Integrated Thermal-Aware Partitioning and Placement Optimization for 3D IC Design 資訊學院碩士在職專班・共同指導：陳宏明整數線性規劃、矽穿孔、三維積體電路分割、三維積體電路擺置、熱感知、Integer Linear Programming、Through Silicon Via、3D IC partition、3D IC placement、Thermal Aware	碩士在職專班	110	2025-06-17	3.88 年
113	用於增強基於窗口的拔除與重繞於晶片細部繞線的強化學習導向窗口選擇 Reinforcement Learning-Driven Window Selection for Enhanced Window-Based Rip-up and Reroute in Chip Detailed Routing 資訊科學與工程研究所實體設計自動化、細部繞線、拔除與重繞、強化學習、physical design、detailed routing、rip-up and reroute、reinforcement learning	碩士	111	2024-12-22	2.39 年
113	覆晶封裝混合凸塊陣列的高效載板繞線：結合動態規劃逃脫繞線與環狀區域繞線 Advanced Substrate Routing for Mixed Bump Arrays in Flip-Chip: A Combination of Dynamic Programming Escape Routing and Ring-Based Area Routing 前瞻半導體研究所覆晶封裝、封裝繞線、載板繞線、凸塊陣列、電子設計自動化、實體設計、Flip-Chip Package、Package Routing、Substrate Routing、Bump Arrays、Electronics Design Automation、Physical Design	碩士	111	2024-11-10	2.28 年
113	針對M0層引腳訪問優化的奈米片電晶體標準單元庫合成 Nanosheet FET Standard Cell Library Synthesis with Pin Access Optimization on M0 Layer 資訊科學與工程研究所奈米片電晶體、標準單元庫合成、引腳可訪問性優化、Nanosheet FET、standard cell library synthesis、pin accessibility optimization	碩士	111	2024-10-17	2.21 年
113	NYCUgr3D：一個基於使用軟性需求和針腳分布並以細部可繞性為導向的3D全域繞線器 NYCUgr3D: A Detailed-Routability-Driven 3D Global Router Using Soft Demand and Pin Map Factor 資訊科學與工程研究所全域繞線、電子設計自動化、細部可繞性、實體設計、最佳化、Global routing、Physical design、Electronic design automation、Detailed-routability	碩士	111	2024-09-09	2.11 年
113	基於固定輪廓佈局規劃的強化學習實現研究 A Study on Implementing Reinforcement Learning based Fixed-Outline Floorplanning 網路工程研究所・共同指導：陳宏明佈局設計、強化學習、序列對、模擬退火、Floorplanning、Reinforcement Learning、Sequence-Pair、Simulated Annealing	碩士	110	2024-01-15	2.46 年
112	可擴展的多行CFET單元庫合成 Scalable Multi-row CFET Cell Library Synthesis 資訊科學與工程研究所多行單元庫、標準單元合成、引腳可訪問性、設計規範分析、互補場效電晶體、multi-row cell library、standard cell library synthesis、pin accessibility、design rule analysis、complementary field-effect-transistor	碩士	111	2024-07-30	2.00 年
112	基於影像的活動分析 Video-based Activity Analysis 電機資訊國際博士學位學程・共同指導：易志偉、尤喜夫活動分析、重複活動分析、醫療保健、體育活動、零售購物事件、活動洞察、活動識別、activity analysis、repetitive activity analysis、healthcare、sports action、retail shopping events、activity insights、activity recognition	博士	106	2023-10-11	6.19 年
112	通過層級規劃提高多層PCB布線效率 Improving Efficiency of Multi-layer PCB Routing through Layer Planning 資訊科學與工程研究所印刷電路板、布爾滿足性問題、同時性繞線、逃逸繞線、三維繞線、printed circuit boards、Boolean Satisfiability Problem、Concurrent routing、Escape routing、3D routing	碩士	110	2023-10-09	2.19 年
112	一個基於LEF/DEF格式並以細部可繞性為導向的全域繞線器 A LEF/DEF Based Detailed-Routability-Driven Global Router 資訊科學與工程研究所全域繞線、實體設計、細部可繞性、電子設計自動化、設計收斂、Global Routing、Physical Design、Detailed Routability、Electronic Design Automation、Design Closure	碩士	110	2023-10-03	2.17 年
112	基於圖神經網路與深度強化學習之多層細部繞線器 Multi-Layer Detailed Router Based on Graph Neural Networks and Deep Reinforcement Learning 資訊科學與工程研究所細部繞線、深度強化學習、圖神經網路、課程學習、實體設計自動化、detailed routing、deep reinforcement learning、graph neural network、cur- riculum learning、physical design automation	碩士	110	2023-09-28	2.16 年
111	具有 DRC 偵測的查找表以優化有效引腳訪問功能的可擴展的 CFET 單元庫繞線 Scalable CFET Cell Routing with A DRC-Aware Lookup Table to Optimize Valid Pin Access 資訊科學與工程研究所標準元件繞線、引腳可訪性優化、standard cell routing、pin accessibility	碩士	110	2023-06-24	1.89 年
111	解決PCB設計長度匹配限制的全域繞線與層級規劃 Length-Matching Aware Global Routing and Layer Planning for PCB Designs 資訊科學與工程研究所全域繞線、同時性逃離繞線、印刷電路板繞線、區域繞線、繞線層分配、Global routing、Simultaneous escape routing、PCB routing、Area Routing、Layer Assignment	碩士	109	2022-10-17	2.21 年
111	能處理大型網格圖繞線問題之基於深度強化學習和圖神經網路的複數訊號繞線器 Deep Reinforcement Learning-Based Multi-Net Router with Graph Neural Network on Immense Grid Graphs 數據科學與工程研究所深度學習、強化學習、圖神經網路、實體設計自動化、繞線、deep learning、reinforcement learning、graph neural network、physical design、routing	碩士	109	2022-10-01	2.17 年
111	應用於傳統製程之標準元件電晶體布局與繞線技術 Transistor Placement and Cell Routing Techniques for Standard Cells in Traditional Technology Nodes 資訊科學與工程研究所標準元件合成、電晶體布局、元件繞線、閘極層繞線、拓樸排序、standard cell synthesis、transistor placement、cell routing、poly routing、topological sorting	碩士	109	2022-08-29	2.08 年
110	現代系統單晶片設計的分區合法化和可繞線度引腳分配 Partition Legalization and Routability-Aware Pin Assignment for Modern SoC Designs 資訊科學與工程研究所超大型積體電路設計、階層式設計、分區合法化、引腳分配、全局繞線、VLSI design、hierarchical design、partition legalization、pin assignment、global routing	碩士	109	2022-07-02	1.92 年
110	可繞度加強劑–藉由釋放後段製程資源來達到繞線友善的標準元件庫合成 Routability Booster–Synthesize a Routing Friendly Standard Cell Library by Relaxing BEOL Resources 資訊科學與工程研究所繞線方法、標準元件合成、接角可訪問性、routing methodologies、standard cell synthesis、pin accessibility	碩士	109	2022-07-02	1.92 年
110	針對覆晶陣列封裝之以整數線性規劃為基礎的預先配置載板拓樸繞線演算法 An ILP-Based Pre-Assignment Substrate Topological Routing Algorithm for Flip-Chip Packages 資訊科學與工程研究所積體電路封裝、中介層繞線、拓樸繞線、實體設計、覆晶、IC package、substrate routing、topological routing、physical design、flip-chip	碩士	108	2022-03-08	2.60 年
110	應用強化學習進行非曼哈頓平面繞線 Non Manhattan Planar Routing Algorithm with Reinforcement Learning 數據科學與工程研究所強化學習、非曼哈頓平面繞線、reinforcement learning、non-manhattan routing	碩士	108	2022-02-20	2.56 年
110	使用二次方規劃以及針對非均勻閘極製程的閘極層繞線演算法 An Efficient QP-Based Poly-Layer Routing Algorithm forNon-Uniform-Gate Technology Nodes 資訊科學與工程研究所傳統製程、poly佈局、45nm technology node、poly route	碩士	108	2022-01-20	2.47 年
110	長度匹配之區域繞線流程印刷電路板 A Length Matching Routing Area Routing Flow for PCB Designs 網路工程研究所・共同指導：曾建超長度匹配、區域繞線、印刷電路板、Length Matching、Area Routing、PCB Designs	碩士	108	2021-10-27	2.24 年
110	決定自動引腳定位基於蒙地卡羅搜尋樹和深度神經網路 Decide Fan-out Position in PCB Layout Design with Monte Carlo Tree Search and Deep Neural Network 人工智慧技術與應用碩士學位學程超大型積體電路設計、深度學習、逃離繞線、自動引腳定位、電路板設計、電路板繞線、VLSI Design、Deep Neural Network、Escape Routing、Fan-out、PCB Design、PCB Routing	碩士	108	2021-10-21	2.22 年
110	由延遲近似與接腳可訪性最佳化增進設計收斂之研究 A study of Boosting Design Closure by Delay Approximation and Pin Accessibility Optimization 資訊科學與工程研究所實體設計、再優化、時序最佳化、標準元件布局、機器學習、貝氏階層叢集分析、Physical design、Postoptimization、Timing optimization、Timing-driven placement、Standard cell synthesis、Machine learning、Bayesian hierarchical clustering	博士	101	2021-10-15	9.20 年
110	應用於標準元件與印刷電路板設計之繞線技術研究 A Study of Routing Methodologies on Standard Cell and PCB Designs 資訊科學與工程研究所超大型積體電路設計、繞線方法、組合最佳化、標準元件合成、印刷電路板繞線、VLSI design、routing methodologies、optimization、standard cell synthesis、PCB routing	博士	106	2021-08-24	4.06 年
109	以最大可滿足性為基礎的多層同時跳脫繞線 Max-SAT-based Multi-Layer Simultaneous Escape Routing 資訊科學與工程研究所電路設計自動化、繞線、印刷電路板、逃脫繞線、可滿足性問題、EDA、routing、Printed Circuit Board、escape routing、Satisfiability Problem	碩士	107	2021-01-29	2.50 年
109	障礙物排除之史坦納樹建置基於蒙特卡羅樹搜索和深度神經網絡的史坦納點預測 Obstacle Avoiding Rectilinear Steiner Tree Construction based on Steiner Point Prediction with Monte Carlo Tree Search and Deep Neural Network 資訊科學與工程研究所史坦納樹、蒙特卡羅樹、神經網絡、史坦納點、障礙物排除、Obstacle Avoiding、Steiner Tree、Steiner Point、Monte Carlo Tree Search、Deep Neural Network	碩士	107	2020-10-15	2.21 年
109	應用機器學習模型與基於路徑之特徵來預測關鍵路徑之時序 Timing Prediction of Critical Path through Machine Learning Model and Path-based Features 資訊科學與工程研究所機器學習、關鍵路徑、Machine Learning、Critical Path	碩士	107	2020-10-15	2.21 年
108	應用機器學習於標準元件合成中考量延遲之電晶體擺置 Machine learning based Delay-Aware Transistor Placement for Standard Cell Synthesis 資訊科學與工程研究所電晶體擺置、標準元件合成、機器學習、Transistor Placement、Standard Cell Synthesis、Machine Learning	碩士	106	2019-08-19	2.05 年
108	用於設計空間分析之基於對映歸納模式分類 MapReduce-Based Pattern Classification for Design Space Analysis 資訊科學與工程研究所對映歸納法、普呂弗編碼、模式分類、可製造性設計、MapReduce、Prüfer Encoding、Pattern Classification、Design For Manufacturability	碩士	104	—	無法計算
108	應用強化學習之考慮障礙物的多層直角斯坦納樹建構 Multi-layer Obstacle Avoiding Rectilinear Steiner Tree Construction with Reinforcement Learning 資訊科學與工程研究所斯坦納樹、強化學習、深度學習、電子設計自動化、Steiner tree construction、reinforcement learning、deep learning、electronic design automation	碩士	106	—	無法計算
107	應用於先進超大型積體電路技術之非網格初始細部繞線器 A Gridless Initial Detailed Router for Advanced VLSI Technologies 資訊科學與工程研究所細部繞線器、非網格、設計規則、Initial Detailed Router、Gridless、NEMO、Maze route、Design rules	碩士	105	2019-07-03	2.92 年
107	應用於先進製程之電路與標準元件細部繞線技術 Detailed Routing Techniques for Block and Cell Designs with Advanced Technology Nodes 資訊科學與工程研究所繞線、細部繞線、標準元件、先進製程電路、Detailed Routing、Block-level routing、Cell Designs	碩士	106	2019-07-02	1.92 年
107	考慮複雜設計規則之鰭式結構標準元件繞線 Standard Cell Routing Algorithm with Fin-FET Structure Considering Complex Design Rules 資訊科學與工程研究所標準元件、繞線、Standard Cell、Routing	碩士	105	—	無法計算
107	關鍵路徑在時間上的提早預警 Early Warning on Timing Critical Paths 資訊科學與工程研究所時序、關鍵路徑、預測、delay、critical path、predict	碩士	106	—	無法計算
107	應用於鰭式電晶體結構的標準元件佈局圖後繞線最佳化 On Optimizing Post-Routing for FinFET Structure Standard Cell Layouts 資訊科學與工程研究所標準元件、後繞線最佳化、電子設計自動化、Standard Cell、Post-Routing Optimization、EDA	碩士	105	—	無法計算
106	考慮先進製程複雜的設計規則之標準元件庫佈局圖最佳化 Standard Cell Layout Optimization Considering Complex Design Rules for Advanced Technology Nodes 資訊科學與工程研究所標準元件、設計規則、先進製程、Standard Cell、Design Rule、Advanced Technology Nodes	碩士	104	—	無法計算
106	考慮時序最佳化的細部繞線演算法 Timing-driven detailed routing 資訊科學與工程研究所時序、繞線器、timing-driven、routing	碩士	104	—	無法計算
106	考量不確定因素對一個能在自動駕駛車普及的情況下預測未來交通瓶頸並動態調整行車路徑的車輛導航系統之影響 Near-Future Traffic Evaluation based Navigation for Automated Driving Vehicles with Uncertain Situations 資訊科學與工程研究所先進導航系統、自動駕駛、策畫與決策、Advanced Driver Assistance Systems、Self-Driving Vehicles、Planning and Decision	碩士	104	—	無法計算
106	考慮時序最佳化的層級指定演算法 Timing-driven layer assignment 資訊科學與工程研究所時序最佳化、層級ˋ指定演算法、時序關鍵訊號、Timing-driven、Layer assignment、Timing-critical net	碩士	104	—	無法計算
106	針對先進製程之周全的標準元件佈局設計合成與驗證架構 A Robust Standard Cell Layout Synthesis and Verification Framework for Advanced Technology Nodes 資訊科學與工程研究所標準元件佈局圖合成、標準元件佈局圖驗證、動態規劃、繞線規畫、輸出入接點可接觸性、可製造性設計、Standard cell layout synthesis、Standard cell layout verification、Dynamic programming、Routing planning、IO pin accessibility、Design for manufacturing	博士	102	—	無法計算
106	應用於先進製程標準元件之可移動式格點的高品質迷宮繞線 A High-Quality Maze Routing Algorithm with Adjustable Gridlines for Standard Cell Synthesis 資訊科學與工程研究所積體電路設計、電路設計自動化、繞線、標準元件庫、迷宮繞線、可移動式格點、VLSI、EDA、routing、standard cell、maze routing algorithm、adjustable gridlines	碩士	104	—	無法計算
106	最小史坦納樹演算法與繞線演算法應用於在具有預測未來交通瓶頸與動態調整駕駛路徑能力的自動導航系統之研究 A Study on Minimum Steiner Tree Algorithms and the Application of Routing Algorithms to Near-Future Traffic Evaluation Based Automatic Navigation 資訊科學與工程研究所・共同指導：林榮彬佈局、實體設計、繞線、史坦納樹、駕駛輔助、自動駕駛車、layout、physical design、routing、Steiner tree、advanced driver assistance systems、self-driving vehicles	博士	99	—	無法計算
105	應用於漸進式時序驅動擺置法的早期延遲與晚期延遲最佳化方法 Early Slack and Late Slack Optimization for Incremental Timing Driven Placement 資訊科學與工程研究所早期延遲、晚期延遲、時序、擺置法、Early Slack、Late Slack、Timing Driven Placement	碩士	103	2017-03-27	2.65 年
105	考慮顏色平衡的雙重曝光 Color Balancing Aware Double Patterning 資訊科學與工程研究所雙重曝光、Double Patterning	碩士	103	2016-12-26	2.40 年
105	考慮先進製程中動態線端間距的細部繞線 Detailed Routing Considering Dynamic End-End Spacing Rules for Advanced Technology Nodes 資訊科學與工程研究所細部繞線、動態線端間距、detailed routing、dynamic end-end spacing	碩士	103	—	無法計算
104	光子晶片上網路訊號傳輸之拓樸最佳化 Topology Optimization Considering Signal Transmissions for Optical NoCs 資訊科學與工程研究所矽光子、光子晶片上網路、網路拓樸、光子損耗、訊息繞送、光子路由器、silicon photonics、optical network-on-chip (ONOC)、network topology、optical losses、message routing、optical router	碩士	102	2016-07-19	2.97 年
104	考慮設計規則的符號式佈局到實體佈局的轉換 Physical Layout Translation from Symbolic Layout Considering Design Rule Validation 資訊科學與工程研究所評估符號式佈局轉成實體佈局圖的可行性、製程轉移/遷移、佈局圖轉移/遷移、symbolic layout、technology migration、layout migration、cell migration、pin assignment	碩士	103	2016-02-28	1.58 年
104	針對先進製程標準元件庫提升可繞度並完成元件細部繞線 Routing Advanced Technology Node Standard Cell with Improved Routability 資訊科學與工程研究所標準元件產生、細部繞線、cell synthesis、detail routing	碩士	102	2015-11-02	2.25 年
103	結合Prüfer編碼的高性能及可擴展的子電路辨識方法 SubHunter: A Prüfer-Encoding Based High Performance and Scalable Sub-Circuit Recognition Method 資訊科學與工程研究所子電路辨識、subcircuit recognition	碩士	101	—	無法計算
103	考慮時鐘樹之力導向後全域擺置最佳化 Clock Tree Aware Force-Directed Post Global Placement Optimization 資訊科學與工程研究所全域擺置、時鐘樹、global placement、clock tree	碩士	101	—	無法計算
103	使用HUM技術的奈米製程先進細部繞線 Advanced Detailed Router for Nanometer Designs with Hybrid Unilateral Monotonic (HUM) Routing 資訊科學與工程研究所奈米製程、繞線、細部繞線、HUM、Nanometer、routing、detail routing	碩士	101	—	無法計算
103	考慮電晶體打摺的先進製程標準電路佈局自動產生器 Standard Cell Layout Generator for Advanced Nanometer Technology Considering Transistor Folding 資訊科學與工程研究所佈局器、電晶體打摺、Layout generator、Transistor folding	碩士	101	—	無法計算
103	減少橋式錯誤的全域繞線與線軌指派法 Bridging Fault Reduction Global Routing and Track Routing 資訊科學與工程研究所橋式錯誤、為製造而設計、Bridging fault、DFM	碩士	101	—	無法計算
102	用於晶片繞線設計的無網格繞線器之研究 Study of Gridless Routers for IC Connection Implementation 資訊科學與工程研究所積體電路設計、詳細繞線、無網格式繞線、演算法、IC design、Detail Routing、Gridless-based routing、Algorithm	碩士	99	—	無法計算
102	考慮嵌入不同大小之緩衝器的時鐘樹合成 Clock Tree Synthesis with Buffer Insertion/Sizing 資訊科學與工程研究所超大積體電路、時鐘樹合成、嵌入緩衝器、VLSI、clock tree synthesis、buffer insertion/sizing	碩士	100	—	無法計算
102	探討如何加速以半周長導線長度為導向之力導向擺置器 A Survey on Accelerating HPWL Driven Force-Directed Placement 資訊科學與工程研究所擺置器、半周長導向、力導向、placement、HPWL driven、force-directed	碩士	100	—	無法計算
102	在後擺放器階段對繞線優化器所作的調查 An Investigation on Designing a Routability Optimizer in the Post-Placement Stage 資訊科學與工程研究所全域擺放、全域繞線、後置擺放器、Global placement、Global routing、Post placement	碩士	100	—	無法計算
101	使用Prüfer序列的佈局編碼技術的精準快速之製程熱點偵測技術 A Novel Fast and Accurate Process Hotspot Detection Method with Prüfer-Code Layout Encoding 資訊科學與工程研究所可製造性設計、製程熱點、圖形比對、Design for manufacturability、process hotspot、pattern matching、centerline、Prüfer Encoding	碩士	100	2013-07-01	1.92 年
101	用於擺置繞線流程的可繞度和效能最佳化技術 Optimizing Routability and Performance of Placement and Routing Flow for Nanometer Designs 資訊科學與工程研究所超大型積體電路、全域繞線、擺放、局部繞線、可繞性、效能、VLSI、Global routing、Placement、Detailed routing、Routability、Performance	博士	97	2013-02-05	4.51 年
101	在奈米設計繞線中針對效率,可製造性與良率的最佳化 Performance, Manufacturability, and Yield Optimization in Nanometer Design Routing 資訊科學與工程研究所史坦那樹建構、障礙物、時序、細部繞線、雙圖案微影、三圖案微影、光學接近矯正、Steiner tree construction、Obstacle、Timing、Detailed Routing、Double Patterning、Triple Patterning、Optical Proximity Correction	博士	94	2012-11-28	7.33 年
101	考量三重曝光微影技術及平衡光罩密度的非點格式細部繞線方法 Balancing Mask Density on Triple Patterning Lithography Aware Gridless Detailed Routing 資訊科學與工程研究所三重曝光微影技術、繞線方法、平衡光罩密度、Triple Patterning Lithography、Detailed Routing、Balancing Mask Density	碩士	99	—	無法計算
101	考慮設計階層之可繞度導向平面擺置器 Design Hierarchy Aware Routability Driven Placement 資訊科學與工程研究所電子設計自動化、實體設計自動化、全域擺置、Electronic Design Automation、Physical Design Automation、Global Placement	碩士	99	—	無法計算
101	於異質平行化平台之現代廣域繞線設計 Globally Routing Modern Designs on Heterogeneous Parallel Platform 資訊科學與工程研究所廣域繞線、統一運算裝置架構、平行化演算法、電子設計自動化、VLSI實體設計自動化、Global Routing、CUDA、Parallel Algorithm、Electronic Design Automation、VLSI Physical Design Automation	碩士	99	—	無法計算
100	高品質多層障礙物排除之直角史坦那樹之建置 High-Quality Multi-Layer Obstacle-Avoiding Rectilinear Steiner Tree Construction 資訊科學與工程研究所史坦那樹、實體設計、繞線、Steiner Tree、Physical design、routing	碩士	98	2011-09-22	2.14 年
100	運用限位緩衝之表現導向避開障礙繞線樹 Performance-Driven Obstacle-Avoiding Routing Tree with Fixed Buffers 資訊科學與工程研究所繞線樹、表現導向、降低延遲、限位緩衝、避開障礙、routing tree、Performance Driven、reduce delay、fixed buffer、obstacle avoiding、steiner tree	碩士	98	—	無法計算