趙家佐

RL-based Spare-Cell Selector for Metal-Only ECO

電子研究所

工程變更指令、備用標準元件、強化學習、蒙地卡羅樹搜尋、電路設計自動化、ECO、spare cells、reinforcement learning、MCTS、circuit design automation

Defect-Size-Aware March Test Optimization for Industrial SRAM Macros

電子研究所

記憶體測試、製程缺陷、行軍測試、自動化測試、錯誤模型、Memory Testing、Manufacturing Defects、March Test、Automated Testing、Fault Model

Test Methodology of Physical-Aware Dynamic Defect-Based Bridge Faults

電子研究所

物理察覺、基於缺陷測試、互連線橋接缺陷、故障模型、自動測試圖案產生、Physical-Aware、Defect-Based Testing、Interconnect Bridge Defect、Fault Model、Automatic Test Pattern Generation

Application of Reinforcement Learning to Analog Circuit Sizing

電子研究所

類比電路、多目標最佳化、強化學習、近端策略優化、電路設計自動化、analog circuits、MOO、RL、PPO、circuit design automation

In-Storage Processing Architecture for Accelerating ANNS

電子研究所・共同指導：賴伯承

近似最近鄰搜尋、儲存裝置內運算架構、特殊應用處理、Approximate Nearest Neighbor Search、In-Storage Computing、Application- Specific Processor

A Hardware-Aware Compilation Framework for Dataflow-Driven Spatial Accelerators

電子研究所・共同指導：賴伯承

深度學習編譯器、資料流導向設計、空間加速器、硬體感知最佳化、區塊化排程、Deep Learning Compiler、Dataflow-Oriented Design、Spatial Accelerator、Hardware-Aware Optimization、Tile-Based Scheduling

Defect-based Testing for SRAM Decoder Faults

電子研究所

靜態隨機存取記憶體解碼器、製程缺陷、位置解碼器、行軍演算法、自動化測試、錯誤模型、SRAM decoder、Process Defects、Address Decoder、March Algorithm、Automated Testing、Fault Model

3D-ICs Timing Optimization via Module-Level Tier Partitioning

電子研究所

三維積體電路、實體設計自動化、靜態時序分析、層級分割、設置時序、製程變異、3D-IC、physical design automation、static timing analysis、tier partitioning、setup timing、process variation

Defect Level Prediction Method Considering Multiple Fault Models

電子研究所

瑕疵等級、測試逃脫、超大型積體電路測試、電子設計自動化、測試涵蓋率、defect level、test escape、VLSI testing、electronic design automation、test coverage

ECO Spare Cell Selection Using Reinforcement Learning

電子研究所

工程變更指令、備用標準元件、強化學習、近端策略優化、電路設計自動化、ECO、spare cells、reinforcement learning、PPO、circuit design automation

Transforming Global Routing Report into DRC Violation Map with Convolutional Neural Network

電子研究所

預測設計規則違反、卷積神經網路、全域繞線、欠採樣、機器學習、DRC Violation Prediction、Convolutional Neural Networks、Global Routing、Under-Sampling、Machine Learning

Test Methodologies for Defect-based SRAM Faults

電子研究所

靜態隨機存取記憶體、行軍演算法、製程缺陷、錯誤模型、自動化測試、SRAM、March Algorithm、Process Defects、Fault Model、Automated Testing

Test Methodologies for Defect-Based Hold Time Faults

電子研究所

自動測試圖樣產生、單元感知測試、保持時間故障、錯誤模型、瑕疵導向測試、Automatic test pattern generation、cell-aware test、hold time fault、fault modeling、defect-based test

SAT-Based ATPG with Multi-Value Encoding

電子研究所

電路可滿足性問題、多值邏輯、標準元件庫、Circuit SAT Problem、Multi-Valued Logic、Standard Cell Library

Arbitrary-size Multi-layer OARSMT RL Router Trained with Combinatorial Monte-Carlo Tree Search

電子研究所

多層障礙物排除直角史坦納最小樹、史坦納點選擇、繞線、強化學習、蒙地卡羅樹搜尋、ML-OARSMT、Steiner Point Prediction、Routing、Reinforcement Learning、Monte Carlo Tree Search

Fault Modeling for Scan Flip-Flops with Special Control Pins

電子研究所

錯誤模型、掃描正反器、單元識別測試、自動測試圖樣產生、Fault Modeling、Scan Flip-Flop、Cell-Aware Test、Automatic test pattern generation(ATPG)

Machine Learning Techniques for Identifying Optimal Sizing of Analog Circuits

電子研究所・共同指導：賴伯承

機器學習、自動化設計電路、設計類比電路、優化器、Machine-learning、circuit design automation、optimizer

Outlier Detection for Analog Tests Using Deep Learning Techniques

電子研究所

異常值檢測、神經網路、深度學習、積體電路測試、Outlier detection、Neural Network、Deep learning、Integrated Circuit Testing

Defect-Based Test Methodologies

電子研究所・共同指導：吳凱強

自動測試圖樣產生、單元識別測試、延遲測試、瑕疵導向測試、掃描正反器、錯誤模型、Automatic test pattern generation (ATPG)、Cell-Aware Test、Delay testing、Defect-based test、Scan flip-flop、Fault modeling

DRC Violation Prediction with Pre-global-routing Features Through Convolutional Neural Network

電子研究所

機器學習、設計規則違反、卷積神經網路、Machine Learning、DRC Violation Prediction、Convolutional Neural Network

Three-Valued Circuit SAT Solver

電子研究所

電路可滿足性問題、三值邏輯、標準元件庫、Circuit SAT Problem、Three-Valued Logic、Standard Cell Library

Machine-Learning Techniques for Predicting Post-Route Timing at Placement Stage

電子研究所

靜態時序分析、深度學習、神經網路、Static Timing Analysis、Deep Learning、Neural Network

Cell-Aware fault modeling for flip-flops

電子研究所・共同指導：賴柏承

單元識別、平移測試、錯誤模型、測試向量、Cell-Aware、Shift Test、Fault Model、Test Vector

A Reinforcement Learning Agent for Obstacle-Avoiding Rectilinear Steiner Tree Construction

電子研究所

避開障礙物的直線史坦納樹、史坦納點選擇、強化學習、蒙地卡羅樹搜尋、OARSMT、Steiner Point Prediction、Reinforcement Learning、Monte Carlo Tree Search

System Level Test Certainly-Passed Die Prediction Using Machine Learning Technique

電子研究所

系統級測試、特徵轉換、神經網路、零誤判、System Level Test、Feature Embedding、Neural Network、Zero False Positive

Reinforcement Learning-based Routing Congestion Fixer

電子研究所

增強式學習、繞線壅塞、深度Q學習、卷積神經網路、Reinforcement Learning、Routing Congestion、Deep Q Learning、convolution neural network

Test Methodology of Dynamic Defect-based Bridge Fault

電子研究所

缺陷為基礎、橋接式、故障模型、defect-based、bridge、fault model

Machine-Learning Based Dynamic IR Drop Prediction and Its Application to Detailed Placement Optimization

電子研究所・共同指導：江蕙如

壓降分析、細部元件擺置優化、機器學習、IR drop、IR-aware placement optimization、Machine learning

Machine-Learning Based Wire Timing Prediction on Tree and Non-Tree Net Structures

電子研究所・共同指導：江蕙如

時序分析、延遲、連線、相關性、計算模型、機器學習、timing analysis、delays、wires、correlation、computational modeling、machine learning

Layout-Based Test Methodology for Intra-Cell Short Defects

電子研究所

單元識別、單元內部短路缺陷、基於布局之測試方法、cell-aware、intra-cell short defect、layout-based test methodology

Test Methodology of Defect-based Bridge Fault

電子研究所

缺陷為基礎、橋接式、故障模型、產生方法、defect-based、bridge、fault model、Test Methodology

A GPU Accelerated, Pipelined and Multi-Thread Framework for Long Noisy Genome Sequence

電子研究所・共同指導：賴伯承

第三代基因序列比對、Third Generation Sequencing

Convolution-Neural-Network Model for Predicting DRC Violations of Detailed Routing Based on Global Route Report

電子研究所

機器學習、卷積神經網路、設計規則違反、machine learning、convolution neural network、DRC violation

iTimer: A Novel and General Timing Analysis Engine for Modern IC Designs

電子研究所・共同指導：江蕙如

靜態時序分析、時序特例處理、時序違反路徑搜尋、漸進式時序分析、時序模組萃取、Static timing analysis、timing exception handling、timing critical path searching、incremental timing analysis、timing macro modeling、hierarchical timing analysis

Enhancing PE Utilization on SIMD-like Accelerator for Sparse Convolutional Neural Networks

電子研究所・共同指導：賴伯承

卷積神經網路、CNN

Power-Distribution-Network Design Methodologies toward Fast Physical-Design Closure

電子研究所

配電網絡、機器學習、繞線成本模型、電源網絡設計、電遷移效應、繞線驅策、壓降、配電網絡設計、元件壓降、power distribution network、PDN、Machine-Learning、routing cost model、power grid design、EM、routing-driven、Electromigration、IR drop、PDN design、instance IR drop

DVFS Binning Using Machine-Learning Techniques

電子研究所

動態電壓與頻率調整、速度分級、系統最大操作速度、機器學習、DVFS、speed binning、system Fmax、machine learning

Layout-Based Methodology of Dual-Cell-Aware Tests

電子研究所

單元識別、雙單元識別、橋接、錯誤模型、Cell-Aware、Dual-Cell-Aware、Bridge、Fault model

IDDQ Testing Flow Using Statistical Leakage-Power Analyzer and Automatic Outlier Identification

電子研究所

漏電流、統計、蒙地卡羅、IDDQ、IDDQ Test、Monte Carlo

Methodology of Generating Cell-Aware and Dual-Cell-Aware Tests

電子研究所

單元識別、雙單元識別、瑕疵導向測試、Cell Aware、Dual Cell Aware、Defect Based Test

Reducing Test Time of Using Parallel-Connected Test Structure for Vt Prediction Based on Machine-Learning Techniques

電子研究所

測試架構、機器學習、電流量測、臨界電壓、Test structure、machine learning、WAT、constant current method

Predicting Vt Variation and Static IR Drop of Ring Oscillators Using Model-Fitting Techniques

電子研究所

臨界電壓變異數、靜態IR壓降、環狀振盪器、模型擬合方法、Vt variation、static IR drop、ring oscillator、model-fitting technique

Test methodologies for solving performanceand low-power issues on advanced designs

電子工程學系 電子研究所

高性能、低耗電、速度分級、環狀震盪器、測試、Performance、Low-Power、Speed binning、Ring oscillator、Testing

Predicting VT Mean and Variance Based on Parallel Measurement and Model-Based Random Forest

電子工程學系 電子研究所

製程變異、機器學習、測試結構、process variation、machine learning、test structure

Fast WAT Test Structure for Measuring Vt Variance Based on Latch-based Comparators

電子工程學系 電子研究所

測試電路、臨界電壓、製程變異、Test structure、Threshold voltage、Process variation

Neural-Network-based Framework for Extracting Silicon Condition via On-chip Process Monitors

電子工程學系 電子研究所

類神經網絡、製程監測、製程飄移、neural network、process monitor、process variation

Fault Models and Test Methodologies for Advanced Embedded Memories: Industrial Case Study

電子工程學系 電子研究所

嵌入式記憶體、前瞻性記憶體、錯誤模型、測試方法、業界實例、Embedded memory、Advanced memory、Fault models、Test methods、Industrial case

Predicting Shot-Level SRAM Read/Write Margin based on Measured Transistor Characteristics

電子工程學系 電子研究所

靜態隨機存取記憶體、陣列測試結構、測試時間縮減、模型擬合、SRAM、array test structure、test time reduction、model-fitting

Optimization Methodologies of Using On-Chip Hardware Process Monitors for Speed Binning

電子工程學系 電子研究所

模型建置、速度分級、硬體製程監控器、model-fitting、speed-binning、hardware process monitor

A Statistical Approach for Identifying System-Level Failures based on Stressed On-Chip-Clock Test Mismatch Count Analysis

電子工程學系 電子研究所

超大型積體電路測試、數位電路測試、統計分析、VLSI Testing、Digital Testing、Statistical Analysis

Defect-Oriented Test-Generation Flow for Industrial Cases

電子工程學系 電子研究所

瑕疵測試、瑕疵導向、測試資料產生、Defect testing、Defect-Oriented、Test-Generation

Testing Methodology for Low-Power Dual-Port Utilizing Write-Assist Cells Against Simultaneous Access Disturbance

電子工程學系 電子研究所

雙埠隨機靜態記憶體、測試方法、寫入輔助電路、Dual-Port SRAM、Test Methodology、Write Assist Circuitry

Repair Friendly Layout Generation for FIB Technology

電子工程學系 電子研究所

聚焦離子束技術、設計自動化、FIB、EDA、Focus Ion Beam

Test methodology and fault modeling for low-power advanced SRAM

電子工程學系 電子研究所

靜態隨機存取記憶體、次臨界電壓、低功耗、錯誤模型、測試方法、SRAM、Sub-threshold、Low-power、Fault modeling、Test methodology

Comparison and analysis of testing method of open defect for Data-Aware Dynamic-Supply 8T SRAM

電子工程學系 電子研究所

記憶體、操作輔助技術、測試、靜態隨機存取記憶體、memory、data-aware write-assist、testing、SRAM

An Efficient Hamiltonian-Cycle Power-Switch Routing for MTCMOS Designs

電子工程學系 電子研究所

電源開關繞線、電源閘、多重臨界電壓CMOS、power-switch routing、power gating、MTCMOS

Testing Strategies for Retention Flip-flops

電子工程學系 電子研究所

延續正反器、測試、虛擬電源供應、測試向量自動產生器、Retention flip-flop、Testing、Virtual-VDD、ATPG

EDA and Testing Methodologies for Characterization and Minimization of Process Variation on Advanced CMOS Technology Nodes

電子工程學系 電子研究所

測試方法、製程技術變異、設計驗證、Dummy Fill、LVS、MVS、WAT、Vth、Array Test Structure