江蕙如

Jiang, Hui-Ru・電機學院・電子研究所

碩士平均畢業時長

2.12 年

中位數 2.06 年・23 人

博士平均畢業時長

5.63 年

中位數 5.95 年・4 人

收錄論文

27 篇

100–112 學年度

全校中位數（供對照）

碩士 2.10・博士 6.11 年

畢業時長趨勢

每學年度畢業人數

只計入有論文收錄的畢業生；中途休學或更換指導教授的學生不會出現在這裡。

研究關鍵字

靜態時序分析Static timing analysis機器學習Machine learningclock power savingDesign for manufacturabilitytiming optimizationgate sizing共同路徑悲觀性common path pessimism removal多位元正反器時序估計虛擬緩衝器插入緩衝器延遲估計正交史坦納樹Timing estimationvirtual bufferingbuffer delay estimationrectilinear Steiner tree模擬佈局生成模板基礎方法高品質佈局平面規劃無網格繞線自動化時鐘樹合成analog layout generationtemplate-based approachhigh-quality layoutsfloorplangridless routerautomaticclock tree synthesis靜態電路壓降實體電路自動化線性規劃系統封裝系統模組static IR-dropPCB routingBoard-Package FloorplanPartitionSystem on ModuleSystem in Package壓降分析細部元件擺置優化IR dropIR-aware placement optimization時序分析延遲

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指導論文

學年度	論文	學制	入學	提交日期	畢業時長
112	透過以方程式為基礎之虛擬緩衝器及分層聚類樹技術實現之精確緩衝內連延遲估計 Accurate Estimation of Buffered Interconnect Delay through Equation-based Virtual Buffering and Hierarchical Cluster Tree Techniques 電子研究所・共同指導：劉建男時序估計、虛擬緩衝器插入、緩衝器延遲估計、正交史坦納樹、Timing estimation、virtual buffering、buffer delay estimation、rectilinear Steiner tree	碩士	109	2023-09-07	3.10 年
111	針對高準確度及高效能奈米電路的快速類比佈局生成器 On Efficient Analog Template Layout Generation for High Accuracy and Performance Nanometer Circuits 電子研究所・共同指導：陳宏明模擬佈局生成、模板基礎方法、高品質佈局、平面規劃、無網格繞線、自動化、時鐘樹合成、analog layout generation、template-based approach、high-quality layouts、floorplan、gridless router、automatic、clock tree synthesis	碩士	110	2023-07-02	1.92 年
110	系統模組的再佈局自動生成平台 A Prototyping Framework for System on Module Replanning 電子研究所・共同指導：陳宏明靜態電路壓降、實體電路自動化、線性規劃、系統封裝、系統模組、static IR-drop、PCB routing、Board-Package Floorplan、Partition、System on Module、System in Package	碩士	108	2021-08-29	2.08 年
108	基於機器學習之動態壓降預測及其應用於細部元件擺置壓降優化 Machine-Learning Based Dynamic IR Drop Prediction and Its Application to Detailed Placement Optimization 電子研究所・共同指導：趙家佐壓降分析、細部元件擺置優化、機器學習、IR drop、IR-aware placement optimization、Machine learning	碩士	106	2020-01-06	2.43 年
107	樹狀與非樹狀連線時序之機器學習預測 Machine-Learning Based Wire Timing Prediction on Tree and Non-Tree Net Structures 電子研究所・共同指導：趙家佐時序分析、延遲、連線、相關性、計算模型、機器學習、timing analysis、delays、wires、correlation、computational modeling、machine learning	碩士	106	2019-07-31	2.00 年
107	新穎寄存器叢集演算法 A Novel Register Clustering Algorithm 電子研究所叢集、寄存器、減少時間功耗、clustering、register、clock power saving	碩士	105	2018-08-15	2.04 年
107	加強直接自組及多重圖案技術的指導模板配置及佈局分解之虛擬導通孔插入技術 Dummy Via Insertion for Enhancing Guiding Template Assignment and Layout Decomposition in DSA-MP 電子研究所直接自組技術、多重圖案技術、虛擬導通孔插入、Directed Self-Assembly (DSA) Technology、Multiple Patterning Technology、Dummy Via Insertion	碩士	105	2018-08-13	2.03 年
106	新穎之可靠積體電路電源網路設計 Toward a Reliable Power Ground Network 電子研究所電源網路、電壓衰退、繞線資源、power ground network、IR-drop、routing resource	碩士	105	2018-07-15	1.95 年
106	快速且泛用之佈局圖案分類演算法 iClaire: A Fast and General Layout Pattern Classification Algorithm 電子研究所製造可行性、布局圖案分群、Design for manufacturability、Layout pattern classification	碩士	105	2018-07-15	1.95 年
106	適用於當代業界晶片設計之具新穎性及通用性之時序分析引擎 iTimer: A Novel and General Timing Analysis Engine for Modern IC Designs 電子研究所・共同指導：趙家佐靜態時序分析、時序特例處理、時序違反路徑搜尋、漸進式時序分析、時序模組萃取、Static timing analysis、timing exception handling、timing critical path searching、incremental timing analysis、timing macro modeling、hierarchical timing analysis	博士	103	2018-07-11	3.94 年
106	考慮先進製程下同時多重導線之時序導向繞線層分配 Concurrent Timing-Driven Layer Assignment for Multiple Nets at Advanced Technology Nodes 電子研究所時序優化、繞線層分配、timing optimization、incremental layer assignment	碩士	104	2017-08-23	2.06 年
105	使用多屬金屬線段並有效節省功耗與面積之保持時間修正技術 Power and Area Efficient Hold Time Fixing by Free Metal Segment Allocation 電子研究所時序收斂、保持時間修正技術、多餘金屬線段、Timing closure、hold time fixing、free metal segments	碩士	104	2017-06-27	1.91 年
104	增量式佈局及邏輯閘尺寸調整以降低靜態功率消耗 Incremental Placement and Gate Sizing for Leakage Power Reduction 電子工程學系電子研究所・共同指導：陳宏明邏輯閘尺寸調整、增量式佈局、拉格朗日鬆弛技術、降低靜態功率消耗、gate sizing、incremental placement、Lagrangian Relaxation、leakage power reduction	碩士	102	2016-02-13	2.54 年
104	使用有效的電路刺激產生法與邏輯修正以加速產品上市時間之研究 Fast Time-to-Market Using Effective Stimulus Generation and Logic Rectification 電子工程學系電子研究所・共同指導：周景揚工程指令變更、刺激產生、驗證、矽後除錯、ECO、stimulus generation、verification、post-silicon debugging	博士	98	2015-10-17	6.21 年
104	因應電路微幅更新之快速的時序與時脈樹悲觀性分析 Fast Incremental Timing and Incremental CPPR Analysis 電子工程學系電子研究所靜態時序分析、共同路徑悲觀性、微幅更新、static timing analysis、CPPR、incremental	碩士	102	2015-09-27	2.15 年
103	針對奈米積體電路之時序分析與最佳化 Timing Analysis and Optimization for Nanometer Design 電子工程學系電子研究所靜態時序分析、製程變異、關鍵路徑相依效應、共同路徑悲觀性、時序錯誤自我回復電路、Static timing analysis、on-chip variations、criticality-dependency eﬀect、common path pessimism removal、resilient circuit	博士	97	2015-04-07	6.68 年
103	新穎的微影技術製程熱點偵測平臺 A novel lithographic hotspot detection framework 電子工程學系電子研究所可製造性、製程熱點、熱點檢測、模糊圖樣比對、範圍圖樣比對、設計規則檢查、機器學習、Design for manufacturability、Lithography hotspot、Hotspot detection、Fuzzy pattern matching、Range pattern matching、Design rule checking、Machine learning	博士	98	2015-04-06	5.68 年
103	考慮時脈門控時序之暫存器分群演算法 Register Clustering for Timing-Aware Gated Clock Cloning 電子工程學系電子研究所演算法、時鐘網路、時脈門控、Clock power、register clustering、clock gating	碩士	101	2014-11-18	2.30 年
102	使用定位同步技術之非同步電路自動化流程設計 An Automatic Desynchronization Flow with Pinning Source-Synchronization 電子工程學系電子研究所非同步電路自動化流程、定位同步技術、pinning source synchronization、desynchronization	碩士	101	2014-08-03	2.00 年
102	使用動態邊界與元件合併移除時序分析中共同路徑悲觀性之研究 Timing Analysis with Common Path Pessimism Removal via Dynamic Bounding and Cell Merging 電子工程學系電子研究所靜態時序分析、共同路徑悲觀性移除、分支界定法、static timing analysis、common path pessimism removal、branch-and-bound	碩士	101	2014-08-03	2.00 年
101	新穎的低功耗序向元件置換演算法 Novel Low Power Sequential Element Replacement: From Multi-Bit Flip-Flops to Pulsed-Latches 電子工程學系電子研究所低功耗序向元件、多位元正反器、脈波拴鎖、Low Power Sequential Element、Multi-Bit Flip-Flop、Pulsed-Latch	碩士	100	2013-06-12	1.86 年
101	基於多學習機器之製程熱點檢測 A Novel Lithographic Hotspot Detection Framework Using Multiple Machine Learning Kernels 電子工程學系電子研究所製程熱點偵測、Layout Hotspot Detection	碩士	100	2013-06-09	1.86 年
101	使用敏捷式基因探勘與隨機最佳化來改善類比電路合成的效率 On Improving Analog Synthesis Efficiency via Agile Genetic Exploration and Stochastic Optimization 電子工程學系電子研究所・共同指導：陳宏明類比電路、平行化、基因演算法、階層合成、動態模擬、多目標的問題、非均勻、Analog Circuit、Parallel、Genetic Algorithm、Hierarchical Synthesis、Stochastic Simulation、Multi-objective Problem、Non-uniform	碩士	99	2012-10-25	2.23 年
101	在放置階段用多位元正反器節約時鐘功耗 Clock Power Saving at Placement Using Multi-Bit Flip-Flops 電子工程學系電子研究所多位元正反器、減少時鐘功耗、放置階段、Multi-Bit Flip-Flops、Clock Power Saving、Placement	碩士	99	2012-09-11	2.11 年
101	由電路拓樸引導的降低漏電功耗之邏輯閘離散尺寸選擇架構 A Circuit-Topology-Guided Discrete Gate Sizing Framework Considering Leakage Power Reduction 電子工程學系電子研究所電子設計自動化、邏輯閘尺寸選擇、時序最佳化、EDA、Gate sizing、Timing optimization	碩士	99	2012-09-11	2.11 年
101	可復原時序錯誤之電路的短路徑填補演算法 Short path padding for timing error resilient circuits 電子工程學系電子研究所短路徑填補、short path padding	碩士	99	2012-09-11	2.11 年
100	基於關鍵條件萃取之準確熱點偵測演算法 Accurate Process-Hotspot Dectection using Critical Design Rule Extraction 電子工程學系電子研究所熱點、圖形比對、hotspots、pattern matching	碩士	98	2011-09-07	2.10 年